VHDL 自动翻译为 Verilog

目前只支持vhdl转Verilog的翻译功能。 如果没有输出的话，则意味着vhdl的语法错误，或者有插件无法解析的语法。转换后的verilog文件已经经过了格式化，不需要再次格式化。